崗位職責
1.負責芯片模塊或項層(TopLevel) 的綜合(Svnthesis)工作，將RTL代碼轉換為門級網表(Netist)。關鍵任務是根據設計需求，編寫和驗證精確的時序約束文件(SDC)，并負責其檢查與完善，以確保時序簽核(TimingSignoff)的安全性與準確
2.主導綜合后的靜態時序分析(STA)，識別并修復時序違例。同時，負責低功耗設計實現，包括功耗意圖文件(UPF)的生成、低功耗一致性檢查(MVRC)以及功耗分析，并與前后端工程師協作，對芯片的功耗(Power)、性能(Performance)、面積(Area)即PPA進行持續優化
3.負責形式驗證(Formality)以確保RTL與網表的功能一致性。驗收前端設計的RTL代碼質量，完成跨時鐘域檢查(CDC)和復位域檢查(RDC)。編寫綜合相關的設計文檔，并與前端設計、驗證及后端物理實現團隊緊密協作，推動設計問題的解決
崗位要求
1.2年及以上經驗，熟悉數字芯片綜合流程，能熟練使用主流EDA工具完成模塊級綜合任務，能獨立負責復雜模塊或中小規模芯片的完整綜合任務，有成功流片經驗
2.掌握數字電路基礎知識，熟悉代碼規范、典型電路(如FIFO、狀態機)。了解綜合、形式驗證和靜態時序分析的基本原理，對低功耗設計方法(UPF)、PPA深度優化有更深入理解，能預見并系統性解決復雜技術問題
3..熟練使用Synopsys或Cadence的數字后端工具鏈，如 Design Compiler(DC)/Genus(綜合)、PrTime(PT)(時序分析)、Formality(形式驗證)，能進行綜合環境搭建和腳本優化，并對工具原理有更深理解。
4.能夠使用Tcl、per、Shel或Python等至少一種腳本語言進行自動化處理。具備良好的分析解決問題能力、團隊協作和溝通能力。具備較強的腳本開發能力以優化設計流程，在項目中有較強的主動性和技術推動力