高級設計驗證 (DV) 工程師
工資面議


工作職責：
1、 驗證策略與規劃：
a) 根據設計規范、微架構文檔和系統需求，制定全面的驗證計劃（測試計劃）
b) 定義適用于特定 IP 或 SoC 的驗證方法和策略。
c) 識別關鍵驗證場景和特殊情況。

2、 測試環境開發：
a) 從零開始設計、開發和維護穩健、可擴展且可重用的驗證測試平臺和環境。
b) 創建驗證組件，例如驅動程序、監視器、記分板和斷言。
c) 將驗證 IP (VIP) 和通用驗證組件 (UVC) 集成到測試環境中。

3、 測試用例開發和執行：
a) 使用 SystemVerilog、C/C++ 或其他相關語言編寫定向和約束隨機測試用例。
b) 執行驗證計劃，包括設計啟動、DV 環境啟動和回歸啟用。
c) 執行各種類型的仿真（功能仿真、門級仿真、功耗感知/UPF 仿真）。

4、 調試和根本原因分析：
a) 使用波形查看器和其他調試工具調試測試失敗并找出設計缺陷的根本原因。
b) 與設計工程師密切合作解決問題。
c) 跟蹤和報告 DV 進度，包括缺陷指標和覆蓋率。

5、 覆蓋率收斂：
a) 定義并實施功能覆蓋率和代碼覆蓋率指標。
b) 分析覆蓋率結果以識別差距并改進測試策略，最終實現覆蓋率收斂。

6、 方法論與自動化：
a) 運用現代驗證方法論（例如 UVM、OVM、VMM）的知識。
b) 開發并維護用于仿真、回歸管理、覆蓋率分析和數據處理的自動化腳本（Python、Perl、Tcl、Shell）。

7、 協作與溝通：
a) 與架構師、設計工程師和軟件團隊在跨職能團隊中高效合作。
b) 參與設計評審、代碼評審和項目會議。
c) 具備出色的書面和口頭溝通能力，能夠進行文檔編寫、報告和協作。

工作要求：
1、 擁有 5 年左右工作經驗，擁有電氣工程、計算機工程、電子工程或相關領域的學士或碩士學位。

2、 語言：
a) 硬件描述語言 (HDL)：精通 SystemVerilog 至關重要，尤其是在測試平臺開發方面。熟悉 Verilog，并可能熟悉 VHDL。
b) 腳本語言：精通至少一種或多種腳本語言，例如 Python、Perl 或 Tcl，用于自動化、測試生成和后處理。
c) 編程語言：具備強大的 C/C++ 編程技能，能夠開發測試用例、功能模型（例如 SystemC）以及硬件的軟件驅動程序。

3、 驗證方法論：
a) 精通通用驗證方法論 (UVM)，包括構建 UVM 環境、驗證序列和虛擬驗證序列。
b) 具備使用 SystemVerilog 斷言 (SVA) 或 PSL 進行基于斷言的驗證 (ABV) 的經驗。
c) 了解形式化驗證方法。

4、 工具：
a) 仿真工具：具備使用行業標準 EDA 仿真工具（例如 Synopsys VCS、Cadence Incisive/Xcelium、Siemens Questa/ModelSim）的實際經驗。
b) 調試工具：熟練使用波形查看器和其他調試工具。

5、 數字設計概念：
a) 扎實理解數字設計原理、計算機架構和 RTL（寄存器傳輸級）概念。
b) 熟悉常見接口和協議（例如 AMBA (APB/AHB/AXI)、PCIe、USB、DDR、MIPI、SATA、以太網）。

6、 系統：
a) 版本控制系統：熟悉 Git 或其他版本控制系統。
b) 操作系統：熟悉 Linux/Unix 環境。

期望（加分）技能和經驗：
1、 熟悉 FPGA 仿真和原型設計平臺（例如 Palladium、Veloce）。
2、 了解功耗感知驗證 (UPF)。
3、 熟悉低功耗設計驗證技術。
4、 熟悉硅后驗證和硅片啟動。
5、 熟悉可測試性設計 (DFT) 和可制造性設計 (DFM) 原則。
6、 擁有領導或指導初級工程師（擔任高級職位）的經驗。

基本要求：
1、 具備強大的分析和解決問題能力。
2、 注重細節，并致力于質量。
3、 積極主動，能夠獨立工作或團隊合作。
4、 出色的溝通和人際交往能力。