主要職責
1、RTL設計與實現： 負責芯片關鍵模塊的微架構設計、RTL編碼（Verilog/SystemVerilog）和功能驗證。
2、邏輯綜合與時序優化： 使用先進工具進行邏輯綜合、時序分析、面積和功耗優化，確保設計滿足頻率、面積和功耗目標。
3、形式驗證： 執行形式驗證（Formality/Conformal）以確保RTL與網表的功能一致性。
4、DFT（可測試性設計）： 與DFT工程師合作，集成掃描鏈、MBIST、JTAG等可測試性結構。
5、前端到后端的協作： 與后端物理設計團隊緊密協作，提供時序約束、解決布局布線后的時序違例等問題。
6、文檔編寫： 撰寫詳細的設計文檔、驗證計劃和用戶指南。
任職要求
1、碩士及以上學歷，微電子、電子工程、計算機科學等相關專業。
2、3年以上數字IC前端設計或驗證經驗。
3、精通Verilog或SystemVerilog語言，具備復雜模塊的RTL設計能力。
4、熟悉數字IC設計全流程，包括邏輯綜合、靜態時序分析、形式驗證等。
5、熟練使用主流的EDA工具，如 VCS, Verdi, Design Compiler, PrimeTime, Formality 等。
6、了解PMBUS總線協議及其他常用接口。
7、具備良好的團隊合作精神、溝通能力和解決問題的能力。
優先考慮：
1、有成功流片經驗者優先。
2、具備UVM驗證方法學經驗，能夠搭建測試平臺和編寫測試用例。